随着摩尔定律放缓，半导体行业进入后摩尔时代。先进工艺迭代速度放缓的同时，研发与制造成本持续攀升，传统依赖几何尺寸缩小的性能提升模式边际收益持续递减。在此背景下，以特征时间常数τ为核心优化目标的技术范式，为产业提供了新的演进思路——通过晶体管、电路、芯片到系统的多层级协同优化，实现性能与能效的持续提升。3D堆叠与先进封装作为核心技术支撑，在后摩尔时代平面制程缩减带来边际收益递减的背景下，互连线延迟与传统封装的带宽瓶颈成为制约性能持续提升的重要阻碍，三维集成为破解这一难题提供了可行方向。
本文从技术范式转型的宏观视角出发，阐述3D堆叠的时间优化核心逻辑，梳理核心支撑工艺的产业价值与发展趋势，总结全球产业的整体演进方向，分析当前规模化落地面临的共性挑战，并结合我国产业基础提出差异化发展建议，为芯片产业技术选型与布局提供参考。
从几何缩微到时间缩放：τ优化的物理边界
制程迭代成本的上升带来了晶体管性能收益放缓，互连寄生成为瓶颈。从τ优化的视角看，晶体管本征开关速度的提升空间已趋于枯竭，平面架构下的互连延迟、扇出瓶颈成为制约全栈τ压缩的核心阻碍，推动了产业从二维平面拓展向三维立体的堆叠。
（一）互连线延迟：电路层τ优化的核心瓶颈
信号延迟由晶体管本征开关延迟与互连线RC延迟共同构成，在制程微缩早期，晶体管尺寸缩小同步带动了走线的缩短，总延迟持续下降；但进入深亚微米阶段后，互连线宽与间距同步缩小，导致单位长度线阻呈超线性快速增长，寄生电容也无法同步降低，互连线延迟的增速开始超过晶体管开关速度的提升速率。
当前，互连寄生效应已成为许多关键路径延迟的主要因素。平面架构下，芯片功能模块的扩展必然伴随走线长度的增加，长互连线的RC延迟已成为制约时钟频率提升的核心因素——这也是高端芯片单核主频增长陷入停滞的重要物理原因。几何缩微可以缩小晶体管面积，却无法缩短平面模块间的相对物理距离，单纯依靠制程升级已难以持续压缩电路层时间损耗。
（二）带宽瓶颈：系统层性能提升的拓扑约束
对于AI加速芯片、高端SoC等大尺寸异构芯片，传统封装通过中介层实现多芯片互联，一度成为提升访存带宽的主流方案。但该架构存在难以突破的拓扑本质缺陷：芯片的算力随面积呈平方级增长，而内存接口、IO通道与电源围绕芯片边缘布置，其总带宽与供电能力仅随边长呈线性增长。
随着算力需求的快速扩张，“算力增长-带宽不足”的剪刀差持续扩大，访存与跨芯片通信延迟在系统总时延中的占比持续提升。传统平面封装架构无法从根源上解决这一矛盾，仅靠缩小接口间距的边际收益持续递减，必须向垂直空间拓展资源，实现带宽、IO、供电的同步增长。
（三）从2D到3D：空间折叠换时间压缩的本质逻辑
3D堆叠技术的核心价值，是将平面方向的长距离互连线转换为垂直短距离通路，通过空间维度的折叠大幅缩短信号传输路径，从物理根源上压缩各层级的时间损耗。
通过三维集成，可大幅降低电路层互连延迟、缓解芯片层内存墙瓶颈、减少系统层跨芯片通信开销，是“脱离单一制程依赖、通过架构拓扑优化提升性能”理念的核心落地载体，也是后摩尔时代最具确定性的技术演进方向。
3D堆叠的实现方式：τ压缩的技术底座
3D堆叠的优化收益，依托高密度互连、垂直通路、架构协同设计等常见方式共同实现，三者分别从连接密度、传输效率、时序优化三个维度，系统性压缩各层级时延。
（一）混合键合：层间超低延迟互连的核心
混合键合是高密度3D堆叠的标志性技术，相比传统微凸点方案，其互联间距可缩小至微米级甚至亚微米级，互连密度显著提升。
从时间优化的角度来看，超细间距混合键合的层间互连电阻与寄生电容大幅降低，信号传输延迟大幅压缩，互连功耗显著降低。行业主流的逻辑折叠技术均以该工艺为基础，让多层有源晶圆在电路设计中呈现为连续的逻辑整体。
（二）硅通孔：垂直供电与全局信号的传输通路
硅通孔是穿透晶圆的垂直导电结构，是实现多层晶圆间供电网络、全局信号传输的核心通路，直接决定供电层与系统层的性能表现。
传统工艺仅连接至顶层金属层，供电与信号需经过多层金属走线才能到达晶体管，路径长、损耗大。
τ优化导向下的技术演进方向，是通过硅通孔的结构与布局优化，缩短从供电网络到晶体管的传输路径，降低压降与供电网络延迟，同时减少对芯片面积的占用，提升晶体管密度。
（三）多层架构协同设计：时序优化的顶层逻辑
单纯的工艺堆叠无法最大化τ优化收益，必须配合芯片架构的协同设计。
典型的多层有源堆叠方案会根据功能与时序特性分层布局，将时序最紧张的关键路径拆分到上下两层，通过垂直混合键合直接连接，替代原有的长距离平面走线。
这种架构设计带来的τ优化收益[1]是多维度的：一是关键路径走线长度缩短，寄生延迟大幅降低，核心时钟频率提升；二是时钟树布线长度显著缩短，时钟偏差收紧，同时时钟缓冲器数量减少，降低了功耗与时序收敛难度；三是存储单元通过垂直堆叠靠近计算逻辑，访存延迟大幅降低，位能耗显著优化。
全球产业路线对比：差异化的τ优化路径
当前全球半导体头部厂商均已深度布局3D堆叠技术，但基于自身制程能力与业务场景，形成了不同的技术路线，其核心差异在于τ优化的层级侧重与实现路径。
整体来看，全球产业主要形成两类演进路线：一类面向高端算力场景，依托先进制程工艺，通过3D堆叠实现存储与逻辑的高密度集成，极致提升单芯片算力与访存带宽，支撑大模型训练、超算等高端应用；另一类面向广泛的消费电子与行业场景，依托成熟制程工艺，通过3D架构创新与封装优化，实现性能与能效的持续提升，打造高性价比的芯片方案。
两类路线均围绕“三维集成突破平面架构瓶颈”的核心逻辑展开，分别适配不同的产业需求与应用场景，共同推动3D堆叠技术的成熟与普及。随着技术的持续迭代，3D堆叠的应用场景正从高端消费芯片、AI加速芯片向更广的工业、通信、物联网领域延伸，成为后摩尔时代全行业芯片性能提升的共性技术路径。
落地挑战
3D堆叠作为后摩尔时代的核心技术方向，已展现出明确的τ优化收益，但当前规模化落地仍面临多维度挑战。
一是EDA工具链存在明显短板。主流商用EDA工具的3D堆叠设计能力仍在持续迭代，原生支持单元级跨层逻辑折叠、全链路τ优化驱动的设计流程仍未成熟；全流程3D IC设计工具的生态建设尚处于发展阶段，成为制约3D设计普及的核心瓶颈。
二是良率与成本压力制约规模化应用。3D堆叠的良率符合乘积法则，即最终良率为各层晶圆良率与键合良率的乘积，多层堆叠会导致良率显著下降，推高制造成本。同时，高端键合设备、先进通孔工艺设备价格昂贵，工艺研发投入大，导致初期3D芯片的成本居高不下，仅能在高端场景落地。
三是散热与可靠性难题有待突破。3D堆叠将器件集中在更小的空间内，热流密度大幅提升，中间层的热量难以散发，会导致芯片温度升高、器件性能漂移，甚至引发可靠性失效。此外，通孔热应力、键合界面长期可靠性等问题，也需要进一步的技术攻关与量产验证。
结语
从平面制程走向三维集成，并不意味着先进制程的重要性下降，而是说明芯片性能增长正在从单一制程驱动转向制程、封装、架构、互连、软件和系统协同驱动。抓住后摩尔时代技术范式转换的窗口，深耕3D集成技术，打造差异化竞争力，将有助于在后摩尔时代为数字经济的持续高质量发展，筑牢底层技术支撑。
参考文献：
[1] Tingbo He. A Time Scaling Theory for Multi-Layer Electronic Systems. 中国科学院科技论文预发布平台. [DOI:10.12074/202605.00224]
作者：
刘朝阳
就职于中国移动研究院业务研究所，主要从事安全芯片、高速接口芯片领域研究工作。
张辰铭
就职于中国移动研究院业务研究所，主要从事RISC-V领域研究工作。 
