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2010/3/26

嵌入式系统的PCIe时钟分配

来源:IDT公司  作者:Ian Dobson,Jim Holbrook

PCI Express(PCIe)是嵌入式和其它系统类型的背板间通信的一个非常理想的协议。然而,在嵌入式环境中,背板连接器引脚通常很昂贵,因此,采用点对点连接的星型结构的PCIe时钟分配方案并不理想。本文将讨论如何使用一个多点信号来分配PCIe时钟,而且仍满足PCIe第二代规范严格的抖动要求。

PCIe计时

PCIe基本规范1.1和2.0为信令速率2.5Gbps和5.0Gbps的时钟分配定义了三个不同模型,见图1、图2和图3。

共用时钟架构成为最常使用的方法有很多理由。首先,大多数支持PCIe接口的商用芯片只适用于这种架构。其次,这种架构是唯一可以直接支持展频计时(Spread Spectrum clocking,简称SSC)的架构。SSC在减少电磁干扰峰化方面起着非常重要的作用,因此可以简化符合系统电磁辐射限制的工作(图4)。最后,这种架构最容易形成概念和设计。

 

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